Layout 2013/09/24

----使用putty連線並執行Layker----

FPGA Verilog 執行、編譯、撰寫 多工器

撰寫與執行程式步驟

增值表=>卡諾圖畫簡=>邏輯運算式(閘級寫法)=>行為描述(高階寫法)
增值表=>撰寫程式碼

---------------- 範例 2對4解碼器 --------------------

增值表：

a	b	I3	I2	I1	I0
0	0	0	0	0	1
0	1	0	0	1	0
1	0	0	1	0	0
1	1	1	0	0	0

卡諾圖畫簡：

y1 y2 y3 省略

 

Excel 2013/09/23 跳格刪除儲存格 跳格複製儲存格

vector-向量
merge-合併
alternative-alt
enter ctrl+enter alt-enter ?

----跳格刪除儲存格----

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Verilog FPGA Homework 多工器

Verilog FPGA Homework 多工器 4A037052_蘇偉諺

請使用verilog語法寫出2對1多工器，並測試出波形結果。

(一)

設計一計數器計數0~999

設計一計數器計數0~999_4A037052_蘇偉諺

即三位數BCD計數器

硬體描述語言 作業

102-1學期  硬體描述語言 作業(3) 4A037052_蘇偉諺

2.     請寫出Verilog模組(module)之架構。

    module 模組名(輸出入變數名);

    <輸出入宣告;>

    <節點宣告;>

    <模組內部結構>

    endmodule

硬體描述語言 作業

101-1學期 硬體描述語言 作業(4) 4A037052_蘇偉諺

1.     (A) 請問一位元半加器與一位元全加器之差別為何?

全加器：要考慮進位輸出位元與進位輸入位元

        =>被加數＋加數＋進位輸入

半家器：不考慮進位輸出位元與進位輸入位元

        =>被加數＋加數

Verilog incrementer mult4 mult8 PRcalc8

1.      若一AND閘(gate) 之輸出延遲為1ns，OR閘之輸出延遲為1ns，INVERTER閘之輸出延遲為0ns，請計算下列加法器之輸出延遲。

(A)以全加器與半加器設計之4位元漣波加法器(ripple carry adder)。

假設a,b為被加數與加數，cout為相加後的進位，sum為相加後的總和，cin為進位輸入。

1位元半加器之運算式為下列：

          sum=a ^ b 延遲2ns

                  因 a ^ b= (a & ~b) | (~a &b)

                  因a,b同時輸入，故(a & ~b)和(~a & b)同時運算完成同時延遲1ns

                  延遲1ns後待計算完&後在計算｜ 故在延遲1ns

                  則^總延遲為2ns，故sum得出結果後延遲2ns

          cout=a & b 由題目假設得知延遲1ns

                 

Verilog Moore狀態機 Mealy狀態機 det010_1001 sipo8 piso8 uart

1.      欲偵測位元串流輸入是否為”010”或”1001”，請寫出下列((A)~(C))方法之verilog程式。

(A)   不使用狀態機。

xinitrc

#!/bin/sh
#
export LC_ALL=zh_TW.UTF-8
export LANG=zh_TW.UTF-8
export XMODIFIERS="@im=SCIM"
#下面此行使再選字時,選字攔可以在被選自附近
export GTK_IM_MODULE=scim
xsetbg -fullscreen /home/clementyan/Downloads/windows_7.jpg
#exec xosview +net&
exec scim -d &
#exec conky &
#exec scim &
exec icewm

Excel 2013/09/09

快捷鍵
              Ctrl + Z 　→ 復原
              Ctrl + Y 　→ 取消復原
              Ctrl + X 　→ 剪下

 每一小儲存格稱:cell

python

C++中如果值非零就为True,为零就是False。
expression
variable
built-in
Conditional
depend